Low voltage digital design exploiting dynamic body biasing techniques

Abstract

Lo scaling della tensione di alimentazione (VDD) al di sotto della tensione di soglia dei transistor (VTH) è uno degli approcci più efficaci per ottenere un basso consumo energetico a discapito di un’elevata riduzione delle pre-stazioni e una sensibilità molto più elevata alle variazioni di processo e di temperatura. Sebbene accettabile per un mercato di nicchia, l’elevato ritar-do e la ridotta robustezza dei circuiti sottosoglia CMOS convenzionali possono essere molto limitativi per una gamma più ampia di applicazioni. Al fine di incrementare le prestazioni e la robustezza contro variazioni di processo e di temperatura, pur mantenendo elevati livelli di efficienza e-nergetica, la tecnica di polarizzazione diretta del bulk/body dei transistori (forward body biasing - FBB) può essere adottata. La tecnica FBB può essere applicata (anche dinamicamente) a diversi li-velli di granularità che vanno dal livello di macroblocco al livello di singo-lo transistor. Applicando la tecnica FBB a livello di macro blocco si riduce il numero di segnali destinati al controllo della tensione di body, riducendo così la complessità del routing. Di contro, si riduce la flessibilità di con-trollo della tensione di soglia dei singoli transistori con un impatto negati-vo sul consumo energetico. Diversamente, l’implementazione della tecnica FBB a livello di singolo transistore permette di gestire con minore granula-rità la tensione di body dei mosfet. Così facendo è possibile agire, incre-mentandone le prestazioni, solo sui transistori che sono coinvolti nella de-terminazione del path critico del circuito. Un esempio di applicazione della tecnica FBB a livello di singolo transi-stor è rappresentato dalla logica a “tensione di soglia dinamica” (DTMOS). Tale logica utilizza transistor i cui terminali di gate sono colle gati al substrato. Di conseguenza, la tensione di soglia del dispositivo cambia dinamicamente in funzione della tensione di gate e quindi della tensione di substrato. Pertanto, nello stato di ON, la tensione di soglia di-minuisce, garantendo così una corrente di ON più elevata rispetto alla con-figurazione standard CMOS. D’altra parte, il comportamento dei transistor in logica DTMOS nello stato di OFF è simile a quello della configurazione CMOS standard. Tuttavia, l'utilizzo della configurazione DTMOS provoca un significativo incremento delle capacità di input rispetto a una porta sta-tica CMOS. Inoltre, la logica DTMOS comporta un maggiore consumo di energia dovuto al verificarsi di eventi di carica/scarica del substrato non necessari per segnali di ingresso che non producono una variazione della tensione di uscita della porta. In questa tesi è stata proposta una tecnica di polarizzazione dinamica del substrato (gate level body biasing - GLBB) da impiegare a livello di porta logica per ridurre il consumo di energia nelle porte logiche DTMOS e ga-rantire allo stesso tempo una maggiore frequenza di switching. L'imple-mentazione di questa tecnica consente di ottenere capacità di input identi-che a quelle delle porte logiche CMOS standard. Inoltre, quando la com-mutazione dei segnali di ingresso non produce un cambiamento di stato della porta logica, le capacità di substrato non si caricano/scaricano come avviene nella logica DTMOS, consentendo perciò un notevole risparmio di energia. Inizialmente, è stato sviluppato un modello analitico per validare la tecnica proposta. In questa prima fase, l'inverter è stato adottato come circuito di riferimento per ricavare le principali linee guida per la progettazione del generatore di polarizzazione del substrato e della sezione logica della por-ta. Inoltre, sono state analizzate anche alcune porte logiche con transistor connessi in serie (ad esempio, NAND2 e NOR2), ottenendo un buon acgati al substrato. Di conseguenza, la tensione di soglia del dispositivo cambia dinamicamente in funzione della tensione di gate e quindi della tensione di substrato. Pertanto, nello stato di ON, la tensione di soglia di-minuisce, garantendo così una corrente di ON più elevata rispetto alla con-figurazione standard CMOS. D’altra parte, il comportamento dei transistor in logica DTMOS nello stato di OFF è simile a quello della configurazione CMOS standard. Tuttavia, l'utilizzo della configurazione DTMOS provoca un significativo incremento delle capacità di input rispetto a una porta sta-tica CMOS. Inoltre, la logica DTMOS comporta un maggiore consumo di energia dovuto al verificarsi di eventi di carica/scarica del substrato non necessari per segnali di ingresso che non producono una variazione della tensione di uscita della porta. In questa tesi è stata proposta una tecnica di polarizzazione dinamica del substrato (gate level body biasing - GLBB) da impiegare a livello di porta logica per ridurre il consumo di energia nelle porte logiche DTMOS e ga-rantire allo stesso tempo una maggiore frequenza di switching. L'imple-mentazione di questa tecnica consente di ottenere capacità di input identi-che a quelle delle porte logiche CMOS standard. Inoltre, quando la com-mutazione dei segnali di ingresso non produce un cambiamento di stato della porta logica, le capacità di substrato non si caricano/scaricano come avviene nella logica DTMOS, consentendo perciò un notevole risparmio di energia. Inizialmente, è stato sviluppato un modello analitico per validare la tecnica proposta. In questa prima fase, l'inverter è stato adottato come circuito di riferimento per ricavare le principali linee guida per la progettazione del generatore di polarizzazione del substrato e della sezione logica della por-ta. Inoltre, sono state analizzate anche alcune porte logiche con transistor connessi in serie (ad esempio, NAND2 e NOR2), ottenendo un buon ac-gati al substrato. Di conseguenza, la tensione di soglia del dispositivo cambia dinamicamente in funzione della tensione di gate e quindi della tensione di substrato. Pertanto, nello stato di ON, la tensione di soglia di-minuisce, garantendo così una corrente di ON più elevata rispetto alla con-figurazione standard CMOS. D’altra parte, il comportamento dei transistor in logica DTMOS nello stato di OFF è simile a quello della configurazione CMOS standard. Tuttavia, l'utilizzo della configurazione DTMOS provoca un significativo incremento delle capacità di input rispetto a una porta sta-tica CMOS. Inoltre, la logica DTMOS comporta un maggiore consumo di energia dovuto al verificarsi di eventi di carica/scarica del substrato non necessari per segnali di ingresso che non producono una variazione della tensione di uscita della porta. In questa tesi è stata proposta una tecnica di polarizzazione dinamica del substrato (gate level body biasing - GLBB) da impiegare a livello di porta logica per ridurre il consumo di energia nelle porte logiche DTMOS e ga-rantire allo stesso tempo una maggiore frequenza di switching. L'imple-mentazione di questa tecnica consente di ottenere capacità di input identi-che a quelle delle porte logiche CMOS standard. Inoltre, quando la com-mutazione dei segnali di ingresso non produce un cambiamento di stato della porta logica, le capacità di substrato non si caricano/scaricano come avviene nella logica DTMOS, consentendo perciò un notevole risparmio di energia. Inizialmente, è stato sviluppato un modello analitico per validare la tecnica proposta. In questa prima fase, l'inverter è stato adottato come circuito di riferimento per ricavare le principali linee guida per la progettazione del generatore di polarizzazione del substrato e della sezione logica della por-ta. Inoltre, sono state analizzate anche alcune porte logiche con transistor connessi in serie (ad esempio, NAND2 e NOR2), ottenendo un buon accordo tra i risultati predetti con il modello analitico e quelli ottenuti con le simulazioni. Successivamente, è stata effettuata un'analisi preliminare su porte logiche basilari per dimostrare che l'impiego della tecnica di polarizzazione del substrato a livello di porta logica consente di ottenere prestazioni superiori alle configurazioni CMOS standard e DTMOS. In seguito, sono state effet-tuate anche simulazioni post-layout di un circuito "mirror full adder" rea-lizzato con la tecnica GLBB per includere gli effetti parassiti della polariz-zazione del substrato. I risultati di queste simulazioni sono stati confrontati con quelli ottenuti per lo stesso circuito realizzato con le tecniche CMOS standard e DTMOS. La progettazione dei circuiti da confrontare è stata re-alizzata utilizzando la tecnologia ST 45-nm bulk CMOS triple-well. I ri-sultati comparativi hanno dimostrato che la tecnica di progettazione GLBB, a parità di consumo di potenza di leakage, consente di ottenere un significativo incremento delle prestazioni con un ridotto consumo di ener-gia, a discapito di una maggiore occupazione di area rispetto alla logica CMOS convenzionale La tecnologia "ultra-thin box and body (UTBB) fully-depleted silicon-on-insulator (FD-SOI)" sta emergendo come una valida soluzione per la pro-gettazione di circuiti a bassissima tensione di funzionamento (ultra low voltage -ULV) in nodi tecnologici sempre più scalati. La presenza di un canale completamente svuotato nei dispositivi realizzati con questa tecno-logia consente di eliminare il problema della fluttuazione causale del dro-gaggio e quindi di ridurre l'impatto della variabilità di processo. Inoltre, il ridotto spessore dell'ossido sepolto (<30 nm) assicura un buon controllo elettrostatico del canale e quindi un più efficace impatto della tecnica di polarizzazione del substrato rispetto alla tecnologia CMOS convenzionale. Quest'ultima rappresenta la caratteristica chiave della tecnologia UTBB FD-SOI, che consente di incrementare i benefici della tecnica FBB nella progettazione di circuiti ULV implementati in nodi tecnologici avanzati. Diversi circuiti di test sono stati implementati nella tecnologia 28-nm STM UTBB FD-SOI allo scopo di ridurre l'occupazione di area dovuto all'uso della tecnica GLBB. Difatti, grazie alla peculiarità offerta da tale tecnolo-gica di integrare transistor PMOS a NMOS in una configurazione a sub-strato comune, notevoli miglioramenti sono stati ottenuti sia in termini di prestazioni che di occupazione di area. L’efficienza della tecnica GLBB per progetti ULV in tecnologia UTBB FD-SOI è stata valutata considerando tre differenti circuiti aritmetici di test in ordine crescente di complessità. Il primo circuito di test considerato è stato un "mirror full adder". Il secondo circuito di test è stato un "ripple carry adder - RCA" a n bit, analizzato per studiare l'impatto delle differenti tecniche di progettazione in un'ampia gamma di condizioni di processo e temperatura. Nelle condizioni TT/27°, la tecnica DTMOS ha mostrato un elevato consumo di energia, principalmente dovuto alle elevate capacità di input nelle porte logiche DTMOS. Al contrario, i circuiti progettati con le tecniche GLBB e CMOS standard hanno esibito un analogo consumo di energia nelle condizioni operative peggiori (worst-case operation), anche in presenza di lunghe catene di full adder. Inoltre, il circuito GLBB ha mo-strato sempre le migliori prestazioni. Ad esempio, con una VDD di 0.4 V, il circuito GLBB consente di ottenere un vantaggio del 33% e del 46% in termini di velocità ed energia rispetto ai circuiti CMOS standard e DTMOS. Infine, è stato analizzato come terzo circuito di test un moltiplicatore 4 x 4-bit Baugh Wooley. Con una VDD di 0.3 V, l’approccio proposto ha porta-to ad una riduzione del ritardo di circa il 30% rispetto al circuito CMOS standard. Questi risultati sono stati ottenuti mantenendo inalterato il consumo di energia, a discapito solo di un incremento di area del 13%. Da un confronto con la logica DTMOS si è ottenuto invece un risparmio di ener-gia di circa il 39% ed una riduzione dell’area del 34%. I precedenti benefi-ci in termini di ritardo ed energia sono mantenuti entro un'ampia gamma di variazioni PVT.